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市场传出，英伟达已启动自家HBM(高频宽存储器)Base Die的设计计划，未来无论搭配那一家存储器品牌的HBM堆栈产品，底层逻辑裸片(Base Die)都将采用英伟达自有设计方案，制程节点锁定3nm，预估将于2027年下半年开始小量试产。
此消息一出，震撼HBM生态链，市场人士担忧，恐改写下一代HBM市场竞争版图。
目前HBM市占率最高为SK海力士，其HBM Base Die多采用自制方案。但业界指出，若HBM传输速度欲拉升至10Gbps以上，须借助台积电先进逻辑制程如12nm或更先进制程来制作Base Die，其中标准型HBM4采用台积电12nm 制程即可支援，相关供应链主导权仍握在SK海力士手中。
不过，存储器厂商在复杂Base Die IP与ASIC设计能力上相对薄弱。IC设计业者指出，若HBM4要整合UCIe高速界面对外与GPU、CPU通讯，则Base Die设计难度大幅提升。ASIC公司如创意已具备完整IP与设计平台，可提供云端服务业者导入。
业界分析，英伟达拟自制HBM Base Die，此举剑指ASIC市场，意图在其NVLink Fusion开放架构平台上，提供客户更多模块化选择，强化生态系掌控力。
然而，外界认为，CSP大厂当初投入ASIC，正是不愿再受英伟达掣肘，因此，未必乐于采用英伟达的HBM Base Die，初步评估对ASIC业者的实质冲击有限。
另一方面，HBM技术龙头SK海力士早先宣布，向主要客户提供新一代12层堆栈HBM4样品，结合先进MR-MUF封装技术，容量可达36GB、频宽突破每秒2TB，较前一代HBM3E带宽提升逾60％，展现在AI存储器市场领导地位。
SK海力士并透露，未来将在HBM Base Die，导入全球晶圆代工领导厂的逻辑制程，以持续提升产品效能与能耗比。
整体而言，HBM4世代将迈向更高速、更高堆栈、更复杂封装整合新局面。随着英伟达拟自制Base Die与SK海力士加速HBM4量产，HBM市场迎来新一波竞争与变革。
今天是《半导体行业观察》为您分享的第4128期内容，欢迎关注。
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